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Dec 26, 2023

Dettagli Intel sulla tecnologia PowerVia Backside Power Delivery

A key feature of Intel's 18A and 20A nodes revealed Intel on Monday detailed its

Rivelata una caratteristica chiave dei nodi 18A e 20A di Intel

Lunedì Intel ha dettagliato l'implementazione di una rete di distribuzione dell'energia sul retro (BS PDN) che farà parte dei processi di fabbricazione Intel 18A e 20A (18/20 angstrom, classe 1,8/2,0 nm). Inoltre, l'azienda ha anche rivelato ulteriori informazioni sui vantaggi offerti da questa tecnologia per il suo nodo interno Intel 4+ PowerVia progettato specificamente per ottimizzare BS PDN.

Le tecnologie di produzione 18A e 20A di Intel introdurranno due innovazioni chiave: i transistor a effetto di campo (GAAFET) RibbonFET gate-all-around e la rete di alimentazione backside PowerVia. I vantaggi dei transistor GAA sono stati discussi in precedenza e vanno oltre lo scopo dell'annuncio di oggi. Ci concentreremo invece sull'erogazione di potenza dal retro.

La barra di alimentazione posteriore ha lo scopo di separare il cablaggio di alimentazione e I/O, spostando le linee elettriche sul retro del wafer. Questo metodo affronta problemi come l'aumento delle resistenze nel back-end-of-line (BEOL), migliorando in definitiva le prestazioni dei transistor e riducendone il consumo energetico. Elimina inoltre ogni possibile interferenza tra i cavi dati e di alimentazione e aumenta la densità dei transistor logici. Nel corso del tempo, BD PDN diventerà una caratteristica standard dei chip, ma per ora Intel lo considera un'importante innovazione rivoluzionaria simile al silicio deformato a 90 nm nel 2003, all'afnio -gate in metallo ad alto contenuto di K a 45 nm nel 2007 e FinFET a 22 nm nel 2012.

Intel afferma che, quando implementato in un chip di test su un nodo di processo interno, il suo PDN posteriore ha consentito di aumentare la velocità di clock di oltre il 6%, di ridurre il calo di tensione IR del 30% e di aumentare l'utilizzo delle celle su ampie aree del suo die E-core. a oltre il 90%. Nonostante i vantaggi, implementare e costruire un sistema di erogazione di energia sul retro è una sfida per diversi motivi.

Costruire una PDN backside è molto diverso dalla tradizionale erogazione di energia frontside. Al giorno d'oggi, anche la produzione dei chip più avanzati è piuttosto semplice. La fabbricazione di ogni wafer inizia dallo strato di transistor M0 più complesso con passi piccoli fino a 30 nm (per il nodo Intel 4) utilizzando gli strumenti di produzione più sofisticati come gli scanner EUV. Quindi i produttori di chip costruiscono strati di transistor meno complessi sopra il primo, aumentando gradualmente le dimensioni man mano che devono collegare tutti gli strati e alimentare tutti i transistor. I cavi fisici reali per I/O e alimentazione sembrano giganteschi se confrontati con gli strati di transistor, e diventa più difficile e costoso instradarli correttamente con ogni nuova generazione. L'elaborazione di un wafer con chip dotati di PowerVia BS PDN di Intel implica la produzione di tutti i complessi livelli logici e i cavi di segnale, quindi capovolgere il wafer e costruire la rete di distribuzione dell'energia su top' della logica. Sulla carta, un simile “capovolgimento” non sembra un grosso problema. Tuttavia, aggiunge un certo numero di passaggi del processo, tra cui la rimozione del silicio "in eccesso" dal wafer per costruire il PDN sopra i transistor logici, la pulizia CMP, la metrologia, la litografia e l'incisione, solo per citarne alcuni. loop potrebbe non richiedere gli strumenti più avanzati della fabbrica, ma costa comunque denaro. Infatti, una diapositiva Intel indica che la tecnologia di processo Intel 4 utilizza 15 strati metallici e uno strato di ridistribuzione (RDL), mentre Intel 4 + PowerVia utilizza 14 strati sul lato anteriore, quattro strati sul lato posteriore e un RDL, che aumenta il numero totale di strati. a 18 + RDL.

"I transistor vengono costruiti per primi, come prima, e poi vengono aggiunti i livelli di interconnessione", ha affermato Ben Sell, vicepresidente dello sviluppo tecnologico di Intel. "Ora la parte divertente: capovolgi il wafer e lucida tutto per esporre lo strato inferiore a cui saranno collegati i fili […] per l'alimentazione. La chiamiamo tecnologia del silicio, ma la quantità di silicio rimasto su questi wafer è davvero tiny."Ci sono diversi fattori da considerare con un PDN posteriore. Innanzitutto, cambia drasticamente il processo di produzione, quindi Intel ha dovuto trovare un modo per garantire rendimenti elevati nonostante i cambiamenti radicali. In secondo luogo, Intel doveva garantire che il PDN posteriore fosse affidabile quanto il PDN attuale e funzionasse come previsto. In terzo luogo, poiché i cavi I/O e di alimentazione sono ora posizionati su entrambi i lati dei transistor, in futuro diventerà più difficile raffreddare i chip. In quarto luogo, diventa molto più difficile eseguire il debug dei chip poiché ora Intel deve rimuovere le interconnessioni di alimentazione posteriori per accedere ai livelli dei transistor. C'è anche un'altra peculiarità del processo PowerVia di Intel. Poiché Intel rimuove l'eccesso di silicio dal retro del wafer, ritiene che questo perda rigidità, motivo per cui collega un wafer portante sul lato segnale del wafer per tenere insieme la struttura. Alla fine anche il wafer portante viene assottigliato, ma anche la sua aggiunta è un passaggio complicato (e probabilmente necessario). Un altro aspetto del PDN posteriore PowerVia di Intel è che non utilizza binari di alimentazione interrati con BS PDN, ma si basa invece su su scala nanometrica attraverso vie di silicio (TSV) per fornire energia direttamente allo strato di transistor. Questo è ovviamente il motivo per cui l'azienda chiama la sua tecnologia PowerVia.