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Dec 30, 2023

L'intelligenza è tutto

There’s a lot of risk in deploying new technology for cutting-edge computer

Esistono molti rischi nell’implementazione di nuove tecnologie per chip di computer all’avanguardia. Pertanto, i dirigenti Intel sono stati comprensibilmente cauti nell’attuare un piano che il prossimo anno introdurrà contemporaneamente sia un nuovo transistor, il RibbonFET, sia un nuovo modo di alimentarlo, PowerVia.

Per eliminare parte del rischio da questo atto ambizioso, l'azienda ha costruito e testato core del processore composti dall'attuale generazione di transistor Intel combinati con PowerVia. I core risultanti hanno registrato un aumento di frequenza di oltre il 6%, nonché design più compatti e una perdita di potenza inferiore del 30%. Cosa altrettanto importante, i test hanno dimostrato che includere l'alimentazione sul retro non rende i chip più costosi, meno affidabili o più difficili da testare per individuare eventuali difetti. Intel presenterà i dettagli di questi test a Tokyo la prossima settimana in occasione del simposio IEEE sulla tecnologia e sui circuiti VLSI.

"Volevamo essere sicuri di poter ridurre i rischi... comprendere tutto su PowerVia, quindi fare il passo successivo e integrarlo con RibbonFET", afferma Ben Sell, vicepresidente dello sviluppo tecnologico di Intel.

PowerVia è la versione Intel di una tecnologia chiamata backside power delivery. Oggi, i chip sono costruiti con i transistor sulla superficie del silicio e tutte le interconnessioni che li alimentano e trasmettono i segnali dati sono costruite sopra di essi. L'alimentazione posteriore rimuove tutte le interconnessioni che forniscono energia sotto il silicio. Ciò ha due effetti principali. Innanzitutto, lascia più spazio per le interconnessioni dei dati sopra il silicio. In secondo luogo, le interconnessioni di potenza possono essere rese più grandi e quindi meno resistive.

L'erogazione di potenza sul retro sposta le interconnessioni di potenza da sopra il silicio a sotto di esso. Intel

Questa combinazione migliora le prestazioni in alcuni modi. Innanzitutto, con un percorso più semplice per il flusso di potenza, i circuiti della CPU subiscono meno cadute di tensione; in altre parole, si verifica una caduta transitoria di tensione più piccola quando la richiesta di corrente aumenta, ad esempio, da un grande blocco di accensione logica. Con meno droop, i transistor possono funzionare più velocemente.

In secondo luogo, i core possono essere resi più compatti, diminuendo la lunghezza delle interconnessioni tra le celle logiche, il che accelera le cose. Quando le celle logiche standard che compongono il core del processore sono disposte sul chip, la congestione delle interconnessioni impedisce loro di assemblarsi perfettamente, lasciando molto spazio vuoto tra le celle. Con una minore congestione tra le interconnessioni dei dati, le celle si incastrano più strettamente, con alcune porzioni riempite fino al 95%. Sell ​​dice che si tratta di un miglioramento a due cifre. Inoltre, l'assenza di congestione ha consentito ad alcune delle interconnessioni più piccole di espandersi un po', riducendo la capacità parassita che ostacola le prestazioni.

Il guadagno del 6% derivante da questi vantaggi è circa la metà di quello che viene normalmente ottenuto quando un produttore di chip riduce i transistor da un nodo tecnologico a quello successivo. PowerVia lo fornisce senza alcuna modifica ai transistor.

Realizzare chip abilitati per PowerVia richiede diversi passaggi aggiuntivi e porta al risultato insolito che nel chip non rimane quasi più silicio. Le cose iniziano in modo abbastanza normale: i transistor, che in questo caso sono FinFET realizzati con il processo Intel 4, sono costruiti come al solito sulla superficie del silicio. La differenza principale è che vengono praticati anche un gruppo di fori profondi e stretti e poi riempiti di metallo. Questi nano-TSV (per vie di silicio passanti) saranno importanti in seguito. Da lì, si formano strati di interconnessione sopra i transistor per collegarli insieme in celle logiche e circuiti più grandi. Finora tutto regolare.

Poi il processo prende una svolta. Un wafer di silicio vuoto, chiamato wafer portante, è collegato alla parte superiore di tali interconnessioni e il tutto viene capovolto. Quindi il fondo del wafer originale (ora in alto) viene lucidato fino a quando le estremità dei nano-TSV non vengono esposte. A quel punto, vengono costruiti strati di interconnessioni relativamente grossi per connettersi ai nano-TSV e formare la rete di distribuzione dell'energia sul retro. Questi strati di interconnessione terminano nei cuscinetti di collegamento che collegheranno il chip al pacchetto e al resto del computer.