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Dec 29, 2023

Imec rivela il sub

Chips will go 3D as they shrink below 1nm. Imec, the world's most advanced

I chip diventeranno 3D poiché si restringono al di sotto di 1 nm.

Imec, la società di ricerca sui semiconduttori più avanzata al mondo, ha recentemente condiviso la sua roadmap per silicio e transistor sub-1 nm durante l'evento ITF World ad Anversa, in Belgio. La tabella di marcia ci dà un'idea delle tempistiche fino al 2036 per i prossimi principali nodi di processo e architetture di transistor che l'azienda ricercherà e svilupperà nei suoi laboratori in collaborazione con giganti del settore, come TSMC, Intel, Nvidia, AMD, Samsung e ASML, tra molti altri. L'azienda ha anche delineato il passaggio a quello che chiama CMOS 2.0, che comporterà la scomposizione delle unità funzionali di un chip, come le cache L1 e L2, in progetti 3D più avanzati rispetto agli attuali approcci basati su chiplet. Gli Angstrom equivalgono a 1 nm, quindi la tabella di marcia di Imec comprende nodi di processo inferiori a '1 nm'. La tabella di marcia delinea che i transistor FinFET standard dureranno fino a 3 nm, ma poi passeranno ai nuovi design di nanosheet Gate All Around (GAA) che entreranno in produzione in grandi volumi nel 2024. Imec traccia il percorso verso i design di forksheet a 2 nm e A7 (0,7 nm) , rispettivamente, seguiti da progetti rivoluzionari come CFET e canali atomici in A5 e A2.

Il passaggio a questi nodi più piccoli sta diventando sempre più costoso nel tempo e l’approccio standard di costruire chip monolitici con un unico die di grandi dimensioni ha già lasciato il posto ai chiplet. I progetti basati su chiplet suddividono le varie funzioni del chip in die distinti collegati insieme, consentendo così al chip di funzionare come un'unità coesa, anche se con dei compromessi. La visione di Imec del paradigma CMOS 2.0 prevede la suddivisione dei chip in pezzi ancora più piccoli, con cache e memorie divise nelle proprie unità con transistor diversi, quindi impilati in una disposizione 3D sopra le altre funzioni del chip. Questa metodologia si baserà inoltre fortemente sulle reti di distribuzione dell'energia sul retro (BPDN) che instradano tutta l'energia attraverso la parte posteriore del transistor. Diamo un'occhiata più da vicino alla tabella di marcia imec e alla nuova metodologia CMOS 2.0.

Come puoi vedere nell’album qui sopra, il settore deve affrontare sfide apparentemente insormontabili man mano che i nodi progrediscono, ma la richiesta di maggiore potenza di calcolo, in particolare per l’apprendimento automatico e l’intelligenza artificiale, è aumentata in modo esponenziale. Questa richiesta non è stata facile da soddisfare; i costi sono saliti alle stelle mentre il consumo energetico è aumentato costantemente con i chip di fascia alta: il dimensionamento della potenza rimane una sfida poiché le tensioni operative dei CMOS si sono ostinatamente rifiutate di scendere al di sotto di 0,7 volt e la continua necessità di passare a chip più grandi presenta sfide di alimentazione e raffreddamento che richiederanno soluzioni completamente nuove da aggirare. E mentre il numero dei transistor continua a raddoppiare secondo un prevedibile percorso della Legge di Moore, anche altre questioni fondamentali stanno diventando sempre più problematiche con ogni nuova generazione di chip, come le limitazioni della larghezza di banda di interconnessione che ha gravemente rallentato le capacità computazionali dei moderni chip. CPU e GPU, ostacolando così le prestazioni e limitando l'efficacia di quei transistor aggiuntivi.

Tuttavia, transistor più veloci e più densi sono la prima priorità, e la prima ondata di questi transistor arriverà con i dispositivi Gate All Around (GAA)/Nanosheet che debutteranno nel 2024 con il nodo da 2 nm, sostituendo i FinFET a triplo gate che alimentano i principali dispositivi odierni. trucioli di bordo. I transistor GAA conferiscono densità dei transistor e miglioramenti delle prestazioni, come una commutazione più rapida dei transistor utilizzando la stessa corrente di pilotaggio di più alette. Anche le perdite sono significativamente ridotte perché i canali sono interamente circondati da un gate e la regolazione dello spessore del canale può ottimizzare sia il consumo energetico che le prestazioni. Abbiamo già visto diversi produttori di chip adottare diverse varianti di questa tecnologia dei transistor. Il leader del settore TSMC prevede che il suo nodo N2 con GAA arrivi nel 2025, quindi sarà l'ultimo ad adottare il nuovo tipo di transistor. Il RibbonFET a quattro fogli di Intel con il nodo di processo "Intel 20A" presenta quattro nanofogli impilati, ciascuno circondato interamente da un gate, e debutterà nel 2024. Samsung è stata la prima a produrre GAA per la spedizione di prodotti, ma il tubo SF3E a basso volume il nodo più pulito non vedrà la produzione di massa. Invece, l’azienda farà debuttare il suo nodo avanzato per la produzione ad alto volume nel 2024. Come promemoria, dieci Angstrom (A) equivalgono a 1 nm. Ciò significa che A14 è 1,4 nm, A10 è 1 nm e andiamo all'era inferiore a 1 nm nel lasso di tempo del 2030 con A7. Ricordate però che questi parametri spesso non corrispondono alle dimensioni fisiche effettive del chip. Imec si aspetta che i transistor forksheet inizino a 1 nm (A10) e durino attraverso il nodo A7 (0,7 nm). Come puoi vedere nella seconda diapositiva, questo design impila NMOS e PMOS separatamente ma li suddivide con una barriera dielettrica, consentendo maggiori prestazioni e/o una migliore densità. I ​​transistor FET (CFET) complementari ridurranno ulteriormente l'ingombro quando vengono utilizzati per la prima volta arriveranno con il nodo da 1 nm (A10) nel 2028, consentendo librerie di cellule standard più densamente popolate. Alla fine, vedremo versioni di CFET con canali atomici, che miglioreranno ulteriormente prestazioni e scalabilità. I transistor CFET, di cui puoi leggere di più qui, impilano i dispositivi N e PMOS uno sopra l'altro per consentire una densità più elevata. Il CFET dovrebbe segnare la fine del ridimensionamento dei dispositivi nanosheet e la fine della roadmap visibile. Tuttavia, saranno necessarie altre tecniche importanti per rompere le barriere del ridimensionamento in termini di prestazioni, potenza e densità, che secondo imec richiederanno un nuovo paradigma CMOS 2.0 e co-ottimizzazione della tecnologia di sistema (SCTO).